Инновационный проект, получивший положительное заключение  экспертизы, организованной ГУНИД Минобороны.  

Описание проекта представлено в авторской редакции.

Проект 12 

Создание бит-матричной программно-аппаратной платформы импортонезависимой вычислительной технологии «процессоров в ассоциативной памяти»

Из описания проекта:   

В настоящее время современная техническая политика США и НАТО в области вычислительных средств цифровой обработки сигналов, обработки и синтеза изображений, поиска в базах данных, коммутации сообщений в глобальных системах связи ориентирована на использование высокоспециализированных средств микроэлектроники, что позволяет достигать предельных показателей по удельной производительности, пропускной способности, массо-габаритным характеристикам и потребляемой энергии. Такая политика требует интеллектуальных средств быстрого бездефектного проектирования широкого спектра ультра- и сверхбольших интегральных схем (СБИС) различного функционального назначения и сопряжена с большими издержками на промышленную и эксплуатационную диагностику разнородных объектов.

Технологические пределы повышения качества вычислительных средств за счет совершенствования технологии производства элементной базы с большой долей вероятности достигли своего предела. Это вынуждает США и Японию искать новые принципы функционирования сложных вычислительных комплексов, что наиболее характерно для суперкомпьютеров стратегического назначения, где интенсивно исследуются технологии типа «процессоры в памяти» и где парадигма повышения продуктивности, которая учитывает и скорость создания системного и прикладного программного продукта, сменила парадигму повышения производительности.

Идеал таких технологий предполагает:

• совмещение во времени и пространстве функций памяти, коммутации и обработки данных, что позволяет кардинально снизить системные программно-аппаратные издержки на управление сверхмногопроцессорными вычислительными системами, где постоянно возникают конфликты за коммутационный и операционный ресурс, а также ресурс памяти;
• замену затратной и интеллектуально емкой технологии программирования технологией микропрограммного конструирования, которая ориентирована на термальный синтез как программ, так и поддерживающих их аппаратных платформ.

Наиболее актуальной является проблема снижения энергопотребления и обеспечения живучести многопроцессорных вычислительных систем, которая является одним из главных препятствий на пути освоения элементной базы квантового уровня взаимодействия, когерентность которой можно обеспечить только на ограниченных интервалах времени. Это приводит к необходимости освоения технологий синтеза «ненадежными» методами и средствами из «ненадежных» компонент блоков и устройств вычислительной техники с ограниченным «временем жизни», что требует совмещения в пространстве и во времени процессов их производства и эксплуатации.

В таких условиях структурно-функциональная реконфигурируемость на всех уровнях организации вычислений под требования графа связности и параметры решаемой задачи, а также действующую в системе карту отказов фактически уже стала атрибутом современных, а тем более перспективных вычислительных технологий.

В «Голубой книге» рекомендаций Национального координационного совета США по исследованиям в области инфотехнологий, фактически регламентирующей направления их развития, приоритеты отданы гибридным технологиям, объективно приводящим к реконфигурируемым системам и полиморфным вычислительным структурам, как современного нанометрового, так и перспективного квантового диапазона.

Первыми на этот путь встали разработчики криогенных систем сверхпроводниковой быстрой одноквантовой логики (БОК-логике – RSFQ от Rapid Single Flux Quantum logic), сделавших ставку на:

• высокоскоростные полупроводниковые СБИС типа «процессор в памяти» или PIM (processor-in-memory);
• оптические соединения и голографические технологии хранения информации.

Все эти новации авторы попытались воплотить в принципиально новой гибридно-технологической многопоточной архитектуре (НТМТ — Hybrid Technology MultiThreaded), где впервые в мировой практике основная ставка была сделана на адекватность технологии работы элементной базы и архитектуры системы. Здесь «гибридность» отражает разную физическую природу процессов, протекающих в канонических компонентах: процессор - БОК-логика, память — голографическая, каналы обмена — оптические, причем функции хранения и передачи информации смещены в оптический диапазон.

В настоящее время многообразие используемых отечественных и импортных процессорных устройств в бортовых и наземных комплексах требуют наличия широкой номенклатуры интегральных микросхем для обеспечения функций «чип-сетов» (по оценкам специалистов, минимально необходимая номенклатура микросхем составляет порядка 1500 типов). Учитывая «закрытость» микропрограммного кода и топологии микросхем зарубежного производства, одной из важных проблем, в числе прочего, является создание безопасных чип-сетов для отечественных вычислительных систем военного и двойного назначения.

Единственной альтернативой неподъемному многономенклатурному импортозамещению служат адаптивные чип-сеты отечественного производства, способные решать не только задачи отказоустойчивых интерфейсов, но и «критические» задачи интеллектуальной обработки данных в роботизированных комплексах военного и двойного назначения.

Цель проекта - создание аппаратного ядра импортонезависимой вычислительной технологии «процессоров в ассоциативной памяти», которая при решении «критических» задач военного и двойного назначения обеспечит:

• повышенную пропускную способность по потокам команд и данных;
• вычислительную, крипто- и отказоустойчивость роботизированных, подвижных и стационарных комплексов ВВТ.

Предлагаемое решение вычислительной платформы (далее — ВП) «Бит-матрица» требует освоения производства всего двух-трех типономиналов бит-матричных микросхем, с помощью которых возможно создание аналога всего многообразия чип-сетов, как существующих, так и перспективных. По существу, речь идет об универсальном «чип-сете» минимальной номенклатуры.

Задачи, предлагаемые к решению в рамках проекта:

• создание по нанометровым (180—90 нм) топологическим нормам СБИС ассоциативной памяти с произвольно коммутируемыми ячейками;
• создание гибридного вычислительного комплекса и программно-аппаратных интерфейсов обмена программами и данными между процессором и алгоритмически-ориентированными субпроцессорами в ассоциативной памяти;
• создание программной инструментальной платформы микропрограммного конструирования алгоритмически-ориентированных субпроцессоров в ассоциативной памяти;
• микропрограммное конструирование 1-2 алгоритмически- ориентированных субпроцессоров в ассоциативной памяти по заданному потребителем функционалу.

В основе технологии «процессоров в ассоциативной памяти» лежит структурно-параметрический метод хранения и преобразования информации, который не имеет зарубежных аналогов и который был апробирован в рамках ОКР, выполненных по заказу Минобороны СССР в 80-х годах прошлого столетия.

Метод основан на формально-логических ассоциативных вычислительных конструкциях, в которых один из операндов управляет синтезом вычислительной структуры, изменяющей свой состав и схему взаимодействий элементов (термов) по требованиям активизированной (потоковой) инструкции.

При этом функция ассоциативных операционных устройств определяется не только его структурой (составом термов и их гальваническими связями), но и содержимым возбуждающих сигналов.

В результате:

• критичная для сверхпараллельных вычислительных систем централизованная или распределенная система инициализации потоков инструкций заменяется локальными средствами инструктированного синтеза специализированных операционных устройств, структура которых зависит от содержимого одного из обрабатываемых операндов;
• процессы локализации, идентификации и парирования отказов, свойственные высоконадежным вычислителям, заменяются процессами принудительной регенерации вычислительных структур с малым временем жизни, ограниченным (в пределе) одним циклом исполнения слов-инструкции, что свойственно малонадежным вычислителям;
• из классической архитектуры ЭВМ исключаются сосредоточенные операционные устройства, и вся обработка потоков данных переносится в структурно адаптируемую ассоциативную память инструкций с микрокомандным уровнем доступа и реконструкции.

В СССР по заказу Минобороны (1988 год) была разработана элементная база (Н1841 ВФ1 Электроника ВСН) для сопроцессоров, структурно-адаптируемых на решение высокоответственных задач управления системами вооружений и военной техники в условиях активного противоборства с противником, с использованием оружия направленной энергии.

Такие высокоответственные системы вооружений и военной техники уже тогда требовали от встроенных в них интеллектуальных вычислительных комплексов:

• производительности — порядка 10⁹ операций/сек;
• потребляемой мощности - порядка единиц и десятков ватт;
• габариты - порядка единиц и десятков дм³;
• «времени жизни» системы — порядка 10 лет при наработке на один отказ элементной базы порядка 10 тыс. часов, что делало сам отказ атрибутом, а не артефактом.

Основными техническими характеристиками имеющегося опытного образца функциональной платы (рисунок 1) с технической реализацией бит-потокового субпроцессора на микросхемах Н1841 ВФ1 (1988 год выпуска), являются:

• тактовая частота — 5 МГц;
• производительность — 1,2 млрд оп./сек.;
• объем — 1,5 дм³;
• потребляемая мощность — 6 Вт;
• время наработки на 1 отказ комплектующей СБИС — 10 тыс. часов;
• время наработки на 1 отказ платы — 100 тыс. часов.

Рис. 1. Пример технической реализации бит-потокового субпроцессора на элементной базе 1988 года выпуска

В настоящее время принципиально возможна реализация указанной платформы на топологических нормах в 180 нм для эффективного решения задач, для которых за рубежом используются технологии с нормами 14 нм.

Основными преимуществами ВП «Бит-матрица» являются:

1. ВП «Бит-матрица» программируется («прошивается») под выполнение конкретной задачи. При программировании прописываются связи между ячейками бит-матрицы.
2. Обеспечивается возможность перепрограммирования бит-матрицы для решения задач из другой предметной области в режиме близком к режиму реального времени.
3. ВП «Бит-матрица» некритична к уровню производственной микроэлектронной технологии изготовления СБИС. В 1988 году изготовленные образцы микросхем прошли государственную приемку при топологических нормах в 3 мкм, при этом характеристики устройств на их основе являются рекордными до настоящего времени.
4. Лежащие в основе указанной ВП бит-матричные процессоры позволят отказаться от необходимости разработки так называемых чип-сетов (набора микросхем, проектируемых для совместной работы процессора с целью выполнения набора заданных функций) и могут использоваться в качестве универсальных чип-сетов.
5. ВП «Бит-матрица» способна работать с системной шиной произвольной разрядности и поддерживать сверхпараллельную обработку данных во взаимодействии с любым отечественным процессором. В качестве центрального процессора может использоваться любой отечественный процессор или контроллер скалярной (суперскалярной) архитектуры, выпуск которого освоен отечественной промышленностью в настоящее время (например, «Эльбрус», «Байкал» и др.).
6. Масштабируемость и практическая реализация технологии решения максимального числа вычислительных задач с помощью минимальной номенклатуры СБИС.
7. Из классической архитектуры ЭВМ исключаются сосредоточенные операционные устройства, и вся обработка потоков данных переносится в структурно адаптируемую ассоциативную память с микрокомандным или вентильным уровнем доступа. При этом центральный процессор выполняет функции контроллера, т. е. программного «диспетчера» задач.   Производительность порядка 10¹²—10¹⁵ оп./сек. достигается не столько за счет роста тактовой частоты, сколько за счет векторно-конвейерного распараллеливания вычислений.
8. Низкое потребление энергии (около 10 Вт на 1 млрд операций в секунду). Вследствие низкого энергопотребления для нормальной работы ВП «Бит-матрица» достаточно пассивного конвективного охлаждения. 
9. Программирование ВП «Бит-матрица» может осуществляться при помощи систем визуального объектно-ориентированного программирования структурных связей между бит-процессорами (рисунок 2).

Рис. 2. Среда визуального, объектно-ориентированного программирования структурных связей между бит-процессорами

10. Отсутствие недокументированных функций, программных и технических «закладок», заложенных в структуру микросхемы. Все функции бит-матрицы прописываются пользователем.
11. Высокая отказоустойчивость систем, построенных на базе ВП «Бит-матрица» (парирование отказов в темпе близком к реальному времени 27—30 отказов без вмешательства оператора при 30 % аппаратном резерве. Бортовой комплекс многофункционального самолета F-35 выполнен по традиционной схеме трехкратного мажоритарного резервирования и способен парировать в реальном времени не более 2 отказов).
12. Высокая наработка на отказ — около 100,0 тыс. часов без снижения своих функциональных возможностей.
13. Возможность получения высокопроизводительных систем на отечественных СБИС, выполненных по топологическим нормам 180—25 нм, что снижает проектную нагрузку на отечественные микроэлектронные производства, повышает серийность и снижает цену выпускаемых СБИС на 30—40 %.
14. Возможность широкого использования в криптографии. По оценкам специалистов при использовании предлагаемых технологий в системах криптозащиты может быть обеспечена криптостойкость обработки информации не ниже 10 подстановок, которой нет ни у одной западной архитектуры, обеспечивающей защиту только при хранении и передачи данных.
15. Переход на ВП «Бит-матрица» может осуществляться постепенно, путем замещения изделий, отдельных блоков или функциональных узлов по мере разработки необходимого микропрограммного обеспечения для решения задач из различных предметных отраслей.

На основе предлагаемой технологии и элементной базы уровня 180—25 нм, в зависимости от области применения, могут быть достигнуты следующие технические характеристики:

• разрядность входных данных: от 8 и до 512 бит;
• потребляемая мощность: 55—65 Вт;
• пропускная способность по потоку команд: от 9,6*10¹⁰ до 10¹² оп./сек.;
• пропускная способность по потоку данных: от 1 до 6 Тбит/сек.;
• удельная производительность может достигать от 5*10⁹ до 9*10⁹ оп./(сек*Вт);
• одновременное парирование до 29 отказов в темпе, близком к реальному времени, при 30—40% аппаратном резерве.

В настоящее время в России, в области разработки вышеуказанных технологий, имеются не только интеллектуальные, но и программно-аппаратные приоритеты, которые опираются на практический опыт создания отказоустойчивых сверхмногопроцессорных вычислительных систем аэрокосмического назначения на базе СБИС Н1841 ВФ1.

Чтобы реализовать эти приоритеты достаточно спроецировать на современную элементную базу апробированные на основе СБИС Н1841 ВФ1 технические решения в области создания высокоадаптивных МКМД-бит-потоковых аппаратных платформ и поддерживающих их инструментальных средств микропрограммного конструирования.

Сравнительная оценка базовых показателей «процессоров в ассоциативной памяти» (ПАП) и лидера ТОР 500 по состоянию на июль 2016 года китайского Sunway TaihuLight (ST) представлена в таблице 1.

Таблица 1

Приведенные данные позволяют заключить:

1. По базовой характеристике архитектуры, задаваемой соотношением между пиковой производительностью и пропускной способностью по потоку данных, инвертировано в пользу «процессора в ассоциативной памяти», что говорит об уровне простоя процессора из-за отсутствия в его регистрах актуальных данных.
2. По базовой для аэрокосмических приложений характеристике удельной производительности «процессор в ассоциативной памяти» выигрывает в 1,8 раза у лидера наземных приложений китайского Sunway TaihuLight при том, что первый опирается на достижения 160 нанометровой микроэлектроники пятнадцатилетней давности, а второй выполнен по достаточно современной технологии в 28 нм.
3. Отказоустойчивость Sunway TaihuLight определяется шинной архитектурой его процессоров, которая допускает только традиционное кратное резервирование (обычно кратность 3). Сетевая структура бит-матричных СБИС «процессоров в ассоциативной памяти» позволяет парировать в темпе близком к реальному времени порядка 27 отказов при 30% аппаратном резерве и при равной вероятности отказов, возникающих как в операционном, так и коммутационном ресурсе.

РЕЗУЛЬТАТЫ ЭКСПЕРТИЗЫ 

Дата проведения экспертизы: январь 2018 г. 

Экспертиза проводилась экспертами следующих организаций: 

ФГБОУ ВО «МИРЭА», ФГУП «18 ЦНИИ» МО РФ, ФГАОУ ВО «Южный федеральный университет», ФГАОУ ВО «Московский институт электроники и математики им. А. Н. Тихонова НИУ ВШЭ», ФГАОУ ВО «Рязанский государственный университет», ФГАОУ ВО «НИУ Московский институт электронной техники».

Вывод экспертизы:

Разработка и применение в интересах Вооруженных Сил Российской Федерации программно-аппаратной платформы вычислительной технологии «процессоров в ассоциативной памяти» на основе использования перепрограммируемых бит-матричных ячеек в представленном виде нецелесообразны. Проект требует доработки по замечаниям экспертов.

Недостатки, рекомендации и замечания экспертов

Замечания:

1. Технология «субпроцессоров в ассоциативной памяти» по своему описанию в точности соответствует широко распространенной технологии ПЛИС (программируемая логическая интегральная схема). Данная технология появилась в 1982 году и активно развивается: если в конце 80-х годов было достигнуто количество программируемых «гейтов» в количестве 9 тысяч, то на текущий момент в типичной схеме присутствуют миллионы элементов.

Кроме того, данная технология активно применяется при прототипировании новых чипов и обладает стандартизированной экосистемой, начиная с языков описания логических схем (VHDL, Verilog), заканчивая конечными устройствами (Xilinx, Altera/lntel) и средами разработки, как открытыми, так и проприетарными.

2. Отсутствует обоснование преимуществ создания и применения бит-матричной программно-аппаратной платформы вычислительной технологии «процессоров в ассоциативной памяти». Единственное приведенное сравнение — с процессорами общего назначения — некорректно. Нет никакой связи с квантовым диапазоном вычислений.
3. Проект не увязан с существующим уровнем разработок отечественной компонентной базы. Неясно, сколь значительные переделки в существующих отечественных вычислительных системах потребуются при реализации данного проекта.
4. Отсутствуют попытки патентной защиты предлагаемых технических решений, хотя данное направление разрабатывалось с 80-х годов прошлого века, т. е. более 30 лет назад.
5. С 1988 года авторы не имеют результатов экспериментальной проработки своих исследований. В описании не объясняется подход, при помощи которого обеспечивается отказоустойчивость, однако приводятся вполне конкретные характеристики этой отказоустойчивости.
6. Отсутствуют экономическое обоснование стоимости реализации проекта и сроки его выполнения. По мнению экспертов реальные сроки до пилотного образца 10 лет (предварительные исследования, приборная НИР, ОКР).
7. Слабый схемотехнический уровень проработки.

Рекомендации экспертов:

1. Переработать проект в части конкретизации состава набора микросхем для вычислительной системы, сроков проведения этапов разработки, возможной кооперации с основными разработчиками отечественных вычислительных систем, стоимостных показателей этапов разработки, наличия у авторов проекта программного обеспечения для создания топологии предлагаемых микросхем на уровне современных топологических размеров.
2. Реализация проекта представляется возможной после серьезной научной и технической проработки, фактически — создания не имеющей аналогов системы проектирования программно-аппаратных средств, обеспечивающих предлагаемую технологию.

28 августа 2018 г.  
Источник: ГУНИД Минобороны РФ 

Справка 

Проработка проектов для достижения целей экспертизы проводилась несколькими методами, а именно эвристическим (заключения экспертов, организаций и заинтересованных органов военного управления), измерительным и регистрационным (проведение апробации или оценочных испытаний). 

Более 340 перспективных инновационных разработок и технологий предварительно были отобраны специалистами органов военного управления, научно-исследовательских организаций и военно-учебных заведений Минобороны России в период проведения форума «АРМИЯ-2017». 

Посмотреть все проекты можно в блоге ГУНИД Минобороны на нашем сайте.